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    關于集成電路專科畢業論文開題報告,關于一種QuartusII軟件編程的數字鑒相器相關畢業論文題目范文

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    這篇集成電路論文范文屬于碩士論文免費優秀學術論文范文,關于集成電路專科畢業論文開題報告,與一種QuartusII軟件編程的數字鑒相器相關碩士論文盲審不通過。適合集成電路及軟件設計及相位差方面的的大學碩士和本科畢業論文以及集成電路相關開題報告范文和職稱論文寫作參考文獻資料下載。

    摘 要 :本文介紹常用的CPLD芯片MAX7128s和開發工具Quar-

    tusII的功能及使用方法,并用該軟件設計編程了基于CPLD的數字鑒相器.該鑒相器可實現移相信號與基準信號的相位差鑒別,對信號在周期內进行檢測.通過軟件仿真,可以滿足信號相位差鑒別的需求.

    關 鍵 詞 :CPLD QuartusII 數字鑒相器

    0 引言

    目前的鑒相器,測量相位差通常采用置位復位觸發器或者異或電路[1],也有用單片機組成的數字測量電路[2].这种類型的鑒相器分立元件多,電路布線复杂,而且工作頻率低.采用CPLD的數字式鑒相器只用到一塊芯片,且這塊芯片還可以提供額外器件的編程,方便與電路的整合,并且工作頻率高.本文用QuartusII軟件設計了一種采用复杂可編程邏輯器件的數字鑒相器,適合特殊需要的系統,經仿真得到结果滿足設計要求.

    1.CPLD芯片EPM7128SLC簡介

    為了彌補PAL、GAL等器件只能實現規模較小的電路这种缺陷,在上個世紀80年代,世界上主流芯片制造廠商Xilinx公司和Altera公司分别改進了原有芯片的結構及功能,推出了類似于PAL結構的CPLD,即擴展型复杂可編程邏輯器件[3](Complex Programmable Logic Device).這類產品兼容了可編程邏輯器件D和通用門陣列的優點,同時又增加了自身的特點,比如體系結構靈活,集成度非常高,編程方法十分靈活,可實現更大規模的集成電路等等.基于以上優點,自從复杂可編程邏輯器件問世以來,該類產品在設計產品試驗電路和樣機的生產中應用十分普遍.目前,大部分中規模甚至大規模的數字集成電路都采取CPLD器件來进行試驗及應用.

    经过幾十年的發展,主流芯片制造廠商Altera公司相繼開發了多款复杂可編程邏輯器件產品,形成了自己的產品系列,在复杂可編程邏輯器件市場上占有了很大份額.Altera公司生產了諸如MAX3000、MAX7000、MAX9000等系列產品.其中MAX7000系列產品性能與價格介于MAX3000系列與MAX9000系列之間,性價比較高,目前使用也比較廣泛.本文設計采用MAX7000系列芯片中Altera EPM7128S,該款芯片采用5V/3.3VE2PROM工藝生產,結

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    該款芯片含有8個邏輯陣列塊,每個邏輯陣列塊包含16個宏單元,共128個.芯片內部集成2500個門電路,根據不同的封裝類型,最大引腳數100,芯片響應速度快,最高工作頻率可達125MHz,最大工作溫度范圍為-40℃~85℃,最大存儲溫度范圍為-65℃~150℃.EPM7128s

    LC84芯片外觀及引腳排列圖如圖1、圖2所示:

    EPM7128SLC84芯片引腳功能如下:

    四個專用輸入端

    INPUT/CLCR:1(輸入/清除)

    INPUT/OE2/GCLK1:2(輸入/輸入使能信號/時鐘)

    INPUT/GCLK1:83(輸入/時鐘)

    INPUT/OE1:84(輸入/輸出使能信號)

    輸入輸出端口(共60個):

    4,5,6,7,8,9,10,11,12,15,16,17,18,20,21,22,24,


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    25,27,28,29,30,31,33,34,35,36,37,39,40,41,44,45,

    46,48,49,50,51,52,54,55,56,57,58,60,61,63,63,65,

    67,68,69,70,73,74,75,76,77,79,80,81.

    電源引腳(共8個,+5V):

    3,13,26,38,43,53,66,78

    接地引腳(共8個):

    7,19,32,42,47,59,72,82

    JTAG編程引腳:TDI(14),TMS(23),TCK(62),TDO(71)

    2.數字鑒相器原理分析

    設A,B為2路輸入信號,他們之間有相位差,當A,B兩路信號輸入至數字鑒相器輸入端,在數字鑒相器輸出端得到輸出信號X,X為信號A,B的相位差寬度,再把X與高頻信號S輸入與門,則與門輸出信號為Y,之后可以把信號Y接到計數器輸入端,計數器脈沖個數进行計數,從而得到反映信號A,B的相位差大小的計數值N.數字鑒相原理圖如圖3所示.

    假設信號A,B頻率為f1,相位差為?漬,填充信號S頻率為f2,則可推算出:

    这里我們發現,計數值N與填充頻率f2成正比,即在差頻一定的情況下,填充脈沖頻率越高則鑒相精度越高[4].

    3.數字鑒相器的QuartusII軟件設計

    Quartus II 是Altera公司上一代EDA綜合開發軟件MaxplusII的升級版本,其優點如下:

    ①輸入法多樣,包括原理圖輸入、VHDL語言輸入、原理圖語言混合輸入,還能进行內存編輯.

    ②支持多種第三方設計軟件,如Synplicity Amplify, Synopsys Design Compiler,Mentor Graphics Precision等軟件,具有極好的協同工作能力,具有能夠直接適配進已有ASIC設計流程的腳本能力,因此對在Altera CPLD中进行設計所需的編譯流程改動很小.

    ③軟件本身含有仿真器,支持多種第三方仿真軟件,如Synplicity Synplify、Synopsys VCS等.

    ④支持在系統編程功能,使編程、配置以及下載變得極為方便.

    ⑤軟件具有簡潔明了的操作界面,通俗易懂的幫助提示,方便用戶使用. 基于以上優點,本設計在ALTEAR公司提供的QuartusII平臺上[5]进行編程及仿真.下面介紹數字鑒相器的軟件編程與仿真過程.設計采用原理圖輸入方式.原理圖輸入設計方式是QuartusII的一種很重要的輸入方式,我們利用數字邏輯電路的基本知識,就可以非常方便的對數字系統进行設計.同時,可以移植原有的通用數字集成電路.

    首先建立工程文件夾及工程項目,選擇芯片EPM7128

    SLC84-10.第二步进行原理圖編輯.編輯的數字鑒相器原理圖如圖4所示.圖中A、B為輸入端,由與非門構成的4組觸發器,用以完成鑒相.其中Q1輸出即為相位差信號.可以將高頻填充信號與Q1輸出接至2輸入與門輸入端,則輸出即為相位鑒別計數脈沖個數,再接入計數器輸入端便可計數.

    在完成原理圖編輯輸入后,保存原理圖文件,进行編譯操作.執行過程,開始編譯.編譯成功后,进行時序仿真設計文件.建立時序仿真波形文件Vector Waveform File,選擇Insert Node or bus,選擇輸入輸出引腳.對輸入A、B端設置信號波形,選擇周期、占空比、起始時間等.本設計分别进行了A、B同頻率的超前、滯后,A、B不同頻率的超前、滯后,以及占空比不同時的仿真,同頻率仿真波形如圖5所示.

    不同頻率仿真波形如圖6所示.

    對仿真波形进行分析,可知設計功能正確.完成仿真后,可執行生成元件符號操作,將本設計電路封裝成為一個新的元件符號,存入元件庫中,供今后进行原理圖編輯時进行層次設計時調用.

    4.結論

    通過分析鑒相器原理,结合EDA開發軟件QuartusII采用原理圖編輯的方式,設計了數字鑒相器,經仿真,查看輸出波形滿足設計要求.

    參考文獻:

    [1]曹建平.一種簡單的鑒相器電路.電測與儀表,1988.

    [2]趙章吉.相位差測試電路的設計.中國測試技術,2005.

    [3]朱明強.基于單片機及CPLD的數字存儲示波器的研究與設計.北京交通大學碩士學位論文,2008.

    [4]居敏花.基于CPLD的頻率計的設計.蘇州大學碩士學位論文,2010.

    [5]林其斌.相位法激光測距系統中數字鑒相器的設計.微計算機信息,2007.

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